FAQ

RTC-7301SF

RTC-7301シリーズのアプリケーションマニュアルのPage2、[4. 端子機能]の「/CS0」の説明に囲み書きで、「*電源初期投入時の/CS0端子が、…ご使用ください。」とありますが、この通り使用しなかった場合、どの様になりますか？ 　電源投入時からCS1がH、CS０がLのセレクト状態で固定されますと、ごく稀にデバイステストモードに入り時計が更新しない現象が見られました。その回避策として一旦CS0をHIにしていただく処理をお願いしてございます。

チップセレクト(CS)に対するアドレスのセットアップタイムの規定はありませんか? 規定はありません。CSがアドレスラッチをする場合はCSとアドレスのセットアップホールドの規定が必要となりますが、CSは単純なゲートのためアドレス値とCS0,CS1の全てがAND条件で有効になった時がリードライトのスタート基準となります。

リード/ライトの条件として/CS0=LとCS１=HはAND条件ですが,そのタイミングの前後関係について条件はありませんか? CS0とCS1は単純なANDのため、ACタイミング上の制約はありません。

バックアップ時に消費電流が大きいという現象が発生しています。 CS0端子内部プルアップ抵抗を通して電流が流れ出している様子ですが対策を教えてください。 周辺回路（IC）の見直しが必要です。 バックアップ時は外部ICはOFFとなってそのVDDはGND電位になっています。するとRTC-7301のVDD(バックアップ電池)からCS0のプルアップ抵抗を通して、GND電位になった外部ICのVDDに電流が発生します。 このリーク電流を防止するにはRTC-7301のCS0に接続される出力端子にＶDD側保護ダイオードが無いICをご使用ください。C-MOS標準ロジックICではLCX,VCX,VHCTシリーズが該当します。

(VDD)端子は外部接続しないようにマニュアルに記載されていますが何故でしょうか？ (VDD)端子はVDDと同じ電圧が現れますがVDDとしてのご利用はできないためです。

TESTビット、TEMPビット、STOPビットへのデータ書込みをBank指定の前に行っていますが、問題ありますか? 問題ありません。 コントロールレジスタE,コントロールレジスタFのTESTビット,TEMPビット,STOPビットはBank指定せずにデータのライトが可能です。

BUSY/ADJビットへ"0"ライト した場合問題がありますか? 問題はありません。 BUSY/ADJビットへの"0"ライトは無視されます。 従いまして、コントロールレジスタFの他ビットへのライト時に、±30秒アジャスト機能を使用しない場合はBUSY/ADJビットに"0"をライトしてください。

アプリケーションマニュアルには「時計カレンダレジスタ設定までに、発振開始時間約1sが必要です。」と記載されていますが発振開始時間の規格の3秒（Max.）より前に各レジスタへのライト、リードを行っても正常にデータが書き込めますか? 水晶発振が無くてもデータの書き込みは可能です。ただし、書き込み中に発振が開始すると、書き込まれたデータが変動する可能性が有るため発振スタート時間内にデータライトを行う場合は必ずリードべりファイを行ってください。

時刻設定時にSTOPビットに"1"を設定しますが、STOPビットが"1"の間はタイマは動作していますか?（割り込みが発生しますか?） タイマ動作が停止する場合と停止しない場合があります。 STOPビットに"1"をセットするとRTCモジュール内部カウンタの32Hzの分周カウンタから1秒までが停止してリセットします。 このため、タイマのソースクロックを1Hz設定で１秒のインターバルタイマ割り込み（TI/TP=1）を使用した場合は、STOPビット="1"の制御によりタイマ動作が停止します。ソースクロックに64Hzか4096Hzが選択されている場合はSTOPビット="1"でもタイマ動作は停止しません。

分単位でタイマを使用すると初回動作時は1分よりも早いタイミングで出力されます。 この原因について教えてください。 分単位のタイマは内部の時計機能の分桁更新を利用しているため初回動作のタイミングは1分よりも早く出力されます。例えば内部計時が40秒のときに"1分後"のタイマ設定した場合約20秒後に分桁が更新されてタイマ割込みが発生します。